Associate Design Verification Engineer
Marvell
Ho Chi Minh
5 ngày trước

The Opportunity

  • Work closely with design team to review the design spec and define detailed testplan - Develop UVM testbench at block level and SOC level for complex ASIC System-On-Chips - Run RTL and gate-level functional verification, debug failures, analyze and improve functional and code coverage - Develop and improve the verification flow and methodology - Bachelors or Masters in Electrical, Computer, or Computer Science with high GPA score - Knowledge of ASIC design and verification flow including RTL design, simulation, synthesis, test bench development, regression - Knowledge of SystemVerilog - Knowledge of UNIX environment, Perl, Shell scripting - Knowledge of verification methodology such as UVM / OVM / VMM is a plus - Knowledge of PCIE / SATA / SAS / DDR standard is a plus - Good verbal and written communication skills in English
  • Nộp đơn
    Email của tôi
    Bằng cách nhấp vào "Tiếp tục", tôi đồng ý với neuvoo để xử lý dữ liệu của tôi và gửi cho tôi thông báo qua email, như được nêu chi tiết trong Chính sách bảo mật của neuvoo. Tôi có thể rút lại sự đồng ý của tôi hoặc hủy đăng ký bất cứ lúc nào.
    Tiếp tục
    Mẫu đăng ký